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        三星首代3nm工藝彎道超過臺(tái)積電：只能說互有勝負(fù)
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        2022-08-02 17:23
        
            
        近期，三星電子宣布開始量產(chǎn)采用全環(huán)繞柵極(Gate-All-Around，簡稱GAA)的3納米制程工藝芯片。
        臺(tái)積電當(dāng)前使用的是4納米工藝(鰭式場效應(yīng)管，F(xiàn)inFET)，第一代3nm(N3)預(yù)計(jì)在2022年下半年量產(chǎn)，三星似乎在3nm工藝節(jié)點(diǎn)上超過臺(tái)積電，但三星3nm技術(shù)真的超過了臺(tái)積電？?
        在傳統(tǒng)的印象中，半導(dǎo)體工藝的數(shù)字越小，代表其制造工藝越先進(jìn)。但隨著半導(dǎo)體制造工藝進(jìn)入到14nm節(jié)點(diǎn)，傳統(tǒng)的制造工藝命名就開始被“玩壞”，制造工藝已經(jīng)變成數(shù)字游戲，也不再被業(yè)界承認(rèn)。
        為了更好的解決命名問題，英特爾提出新的標(biāo)準(zhǔn)，按照英特爾的新標(biāo)準(zhǔn)，使用10nm工藝芯片，理論每平方毫米要擁有1億個(gè)晶體管。
        但事實(shí)上，臺(tái)積電的10nm工藝晶體管密度為4810萬/平方毫米，三星則是5160萬/平方毫米，與英特爾依然存在一代的差距。
        由于工藝的命名沒有統(tǒng)一的行業(yè)標(biāo)準(zhǔn)，普通消費(fèi)者會(huì)選擇更直觀的數(shù)字進(jìn)行比較，但各個(gè)晶圓廠之間的命名方式，是無法滿足直接對(duì)比要求的。
        比如三星宣布開始量產(chǎn)的3nm工藝，在很多方面強(qiáng)于5nm工藝，其中的5nm是和三星自家的產(chǎn)品相比，那它能否超越臺(tái)積電的5nm？?
        首先是來自三星官方的說法，與5納米工藝(三星5nm)相比，第一代3納米工藝可以降低45%功耗、性能提升23%、芯片面積減少16%。
        非常有趣的是，按照摩爾定律每18～24個(gè)月晶體管數(shù)量翻倍來看，三星從5nm到3nm也未實(shí)現(xiàn)翻倍的目標(biāo)。
        根據(jù)ScottenJones(ICKnowledge，via?Semiwiki)和DavidSchor(WikiChipFuse)提供的數(shù)據(jù)，三星5nm工藝(5LPE)的晶體管密度大約為126.5MTr/mm2，與臺(tái)積電5nm工藝(N5)的晶體管密度大約為173.1?MTr/mm2相比。
        三星公布的第二代3納米工藝，則會(huì)使芯片功耗降低50%、性能提升30%、芯片面積減少35%。
        由此可以計(jì)算出三星第一代3nm工藝(3GAE)晶體管密度大約為150.6MTr/mm2，第二代3nm工藝(3GAP)晶體管密度大約為194.6MTr/mm2。
        競爭對(duì)手臺(tái)積電的官方宣傳中提到：相較于N5制程技術(shù)，N3制程技術(shù)的邏輯密度將增加約70%，在相同功耗下頻率提升10-15%、或者相同頻率下功耗降低25-30%。據(jù)此計(jì)算出臺(tái)積電3nm工藝(N3)晶體管密度大約為294.3MTr/mm2。
        從晶體管密度的角度來看，臺(tái)積電5nm工藝明顯強(qiáng)于三星第一代3nm工藝(GAE)，第二代3nm工藝(GAP)才真正意義上超越臺(tái)積電5nm工藝。但臺(tái)積電計(jì)劃在下半年量產(chǎn)的3nm工藝(N3)，又在晶體管密度上大幅超過三星第二代3nm工藝。?
        編輯點(diǎn)評(píng)：對(duì)于半導(dǎo)體芯片來說，晶體管密度是衡量性能的重要指標(biāo)，但并非全部。事實(shí)上，從傳統(tǒng)的MOS晶體管到FinFET晶體管、再到最新的GAA架構(gòu)，除了提升晶體管密度外，降低內(nèi)部漏電率、提升處理器運(yùn)行頻率同樣重要。
        作為全新的晶體管結(jié)構(gòu)，GAA可帶來性能、功耗方面的優(yōu)勢，但使用新結(jié)構(gòu)會(huì)在一定程度上影響到部分工藝參數(shù)。
        三星第一代3nm工藝(3GAE)晶體管密度較低，但在PPA(Performance性能、Power功耗、Area尺寸)方面應(yīng)該可以超過臺(tái)積電5nm工藝。第二代3nm工藝(GAP)的參數(shù)會(huì)比第一代更好，至少不會(huì)出現(xiàn)提升不明顯的問題。
        對(duì)于臺(tái)積電來說，他們的第一代3nm工藝(N3)繼續(xù)沿用FinFET結(jié)構(gòu)，雖然在規(guī)格參數(shù)上更好，但隨著FinFET工藝逐漸走到極限，轉(zhuǎn)向GAA結(jié)構(gòu)也只是時(shí)間問題。
        當(dāng)臺(tái)積電轉(zhuǎn)向GAA結(jié)構(gòu)式，同樣需要面對(duì)三星3nm的問題，屆時(shí)臺(tái)積電很可能推出一個(gè)晶體管密度稍低的過渡工藝版本，以滿足市場需求。
        END


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