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        CMOS圖像傳感器的FPGA邏輯設計解析

        共 1820字,需瀏覽 4分鐘

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        2022-04-17 16:52

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        ?來源:FPGA開發(fā)筆記


        ?? MOS圖像傳感器是近些年發(fā)展較快的一種新型圖像傳感器。CMOS圖像傳感器具有體積小、成本低、重量輕、功耗低、易于控制等優(yōu)點,已經(jīng)廣泛應用于各種圖像采集系統(tǒng)中。機載CMOS成像系統(tǒng)是基于CMOS圖像傳感器的一種適用于機載應用環(huán)境的圖像采集系統(tǒng)??捎行Ы鉀Q機載復雜環(huán)境下常規(guī)工業(yè)相機的各種缺陷和應用問題,滿足市場的應用需求。FPGA邏輯設計是車載CMOS成像系統(tǒng)的關鍵設計,本文將探討關于的CMOS圖像傳感器的FPGA邏輯設計。


        ????什么是FPGA邏輯設計?


        ??? FPGA邏輯設計是本成像系統(tǒng)的工作重點,針對選用的CMOS傳感器的技術特點,對各個功能模塊進行了設計和優(yōu)化。FPGA的邏輯設計實現(xiàn)了CMOS傳感器的數(shù)據(jù)采集、圖像處理、接口變換等邏輯功能。


        ?? ?FPGA邏輯設計的實現(xiàn)


        (1)圖像采集邏輯設計。圖像采集邏輯設計主要包括CMOS圖像傳感器的驅動設計和傳感器原始輸出數(shù)據(jù)的采集與轉換設計。圖像采集邏輯設計流程框圖如圖1所示。


        圖1?圖像采集邏輯設計流程


        ??? SPI通訊模塊Spi_fast_com完成對CMOS的初始化配置,選用了4000×3000矩陣的輸出模式,輸出10位的LVDS數(shù)據(jù)。通過Sensor_deser傳感器數(shù)據(jù)采集模塊,實現(xiàn)數(shù)據(jù)流的串行移位解碼[3],產(chǎn)生同步控制信號和8路的10bit數(shù)據(jù)流,數(shù)據(jù)采集部分包括了LVDS解碼、解串訓練、同步發(fā)生、通道變換等邏輯設計。數(shù)據(jù)轉換中,Binning變換主要實現(xiàn)對傳感器數(shù)據(jù)的均值處理和分辨率調整,圖2為Binning算法的基本原理示意。

        圖2 Binning算法原理示意圖


        Tap4to1變換主要實現(xiàn)4行數(shù)據(jù)(500點)到標準行長度(2000點)的合并。Bayer變換主要實現(xiàn)Bayer數(shù)據(jù)域到RGB數(shù)據(jù)域的轉換。由于Bayer數(shù)據(jù)域中,每個像素單元僅采集單個顏色數(shù)據(jù)(R,B,Gr/Gb),Bayer變換過程中,使用臨近像素單元的其他分量進行近似替代,根據(jù)不同的中心坐標,選用不同的替代模板。


        (2)圖像處理邏輯設計。圖像處理邏輯設計主要完成對采集后數(shù)據(jù)的圖像處理,涉及的圖像處理算法包括:數(shù)字增益、色彩增強、自動白平衡、Gamma校正、顏色/灰度統(tǒng)計、中值濾波、亮度/對比度增強、圖像裁剪、圖像縮放。圖3為圖像處理邏輯設計流程框圖。

        圖3 圖像處理邏輯設計流程框圖


        各個圖像處理算法均采用流水線式設計,合理優(yōu)化算法結構,降低資源占用,保證了圖像處理算法的實時性。針對流程中的圖像縮放需求,設計了不依托外部存儲單元的圖像縮放核(基于內(nèi)部行buffer結構),有效縮小系統(tǒng)硬件規(guī)模。


        (3)圖像接口邏輯設計。圖像接口邏輯設計包括高清數(shù)字DVI接口和標清模擬PAL接口的邏輯驅動設計,實現(xiàn)成像系統(tǒng)最終顯示畫面的輸出。對于數(shù)字DVI接口,需要產(chǎn)生標準的1080P數(shù)字信號,邏輯設計包括DDR2的多端口橋接設計和DVI驅動控制設計[5]。圖4(a)為DVI接口數(shù)據(jù)流發(fā)生示意圖。

        圖4 接口數(shù)據(jù)流設計流程框圖


        DVI的同步發(fā)生模塊控制數(shù)據(jù)流的同步時序,從DDR2緩存區(qū)中讀取相應區(qū)域的數(shù)據(jù),數(shù)據(jù)流發(fā)生模塊接收數(shù)據(jù)后,同步生成DE、HS、VS等同步信號,產(chǎn)生標準的DVI視頻流。經(jīng)DVI編碼電路編碼后,產(chǎn)生標準DVI輸出。對于模擬PAL接口,需對逐行的RGB數(shù)據(jù)進行轉換,按PAL制式輸出視頻流。采用DDR2緩存(P2I轉換)+PAL數(shù)據(jù)處理的純邏輯方案,實現(xiàn)輸出數(shù)據(jù)流的重構。邏輯設計主要包括多端口DDR2讀寫橋接設計和PAL驅動控制設計?;驹O計框圖如圖4(b)。相比數(shù)字視頻輸出顯示的DDR2操作,PAL制式輸出視頻流在DDR2讀出操作上有所差別。


        (4)自動曝光邏輯設計。在不同環(huán)境照度下,成像系統(tǒng)需要控制不同的曝光時間并調節(jié)增益系數(shù),以獲取合適的圖像數(shù)據(jù)。自動曝光與增益算法即系統(tǒng)對曝光和增益的控制算法,對算法進行了設計開發(fā),對全場景進行了區(qū)域分割,分別進行信息統(tǒng)計,算法能夠根據(jù)場景的統(tǒng)計結果自動完成調整。圖5為自動曝光和增益的基本原理圖。

        圖5 自動曝光和增益的基本原理圖


        自動曝光、增益算法總的調節(jié)過程可描述為:需要降亮度時,先調增益,再調曝光時間;提高亮度時,先調曝光時間,再調增益。


        本文僅做學術分享,如有侵權,請聯(lián)系刪文。

        —THE END—
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