英特爾研發(fā)全新晶體管設(shè)計(jì)，將適用2nm以下先進(jìn)制程

1月25日消息，據(jù)外媒報(bào)導(dǎo)，處理器大廠英特爾可能會(huì)采用全新的晶體管設(shè)計(jì)，用于2nm以下的半導(dǎo)體制程技術(shù)。

近期曝光的新專利似乎也反應(yīng)了英特爾發(fā)展的新方向：透過“堆疊叉片式晶體管”（stacked forksheet transistors）技術(shù)，以保持摩爾定律(Moore′s Law) 前進(jìn)動(dòng)力。不過專利技術(shù)并沒有太多細(xì)節(jié)，且英特爾也沒有說明PPA 改進(jìn)數(shù)據(jù)可供參考。

英特爾表示，新的晶體管設(shè)計(jì)最終可達(dá)成3D 和垂直堆疊CMOS 架構(gòu)，與先進(jìn)的場(chǎng)效電晶體相比，允許增加晶體管數(shù)量，且專利描述納米帶晶體管和鍺薄膜使用。鍺薄膜將充當(dāng)電介質(zhì)隔離墻，在每個(gè)垂直堆疊晶體管層重復(fù)，最終決定有多少個(gè)晶體管能相互堆疊。

其實(shí)英特爾早在2019 年就在國(guó)際電子元件會(huì)議(IEDM) 活動(dòng)展示3D 邏輯整合研究，當(dāng)時(shí)稱為“堆疊納米片晶體管”技術(shù)。此技術(shù)如何提高晶體管密度、性能和能效具體數(shù)據(jù)，英特爾至今沒有公開。

比利時(shí)微電子研究中心(Imec) 2019 年曾宣布，開發(fā)出第一個(gè)相關(guān)技術(shù)的標(biāo)準(zhǔn)單元，模擬結(jié)果顯示用于2nm制程節(jié)點(diǎn)，會(huì)比傳統(tǒng)方法顯著提高晶體管密度，有望在恒定頻率下得到10%運(yùn)算速度提升或24% 能效提升，同時(shí)減少20%單元面積，靜態(tài)隨機(jī)存取記憶體（SRAM）占用空間將顯著減少30%。因英特爾與Imec 在納米電子學(xué)領(lǐng)域有密切長(zhǎng)久關(guān)聯(lián)，Imec 研究成果也成為英特爾新專利的基礎(chǔ)。

編輯：芯智訊-林子? 來源：technews